Architektur einer flexiblen, wiederverwendbaren Testbench zur Verifikation paketverarbeitender Hardware in SystemC

Selbst mit den neuesten Modellierungswerkzeugen und dem Einzug von Objektorientierung und Abstraktion in die Hardware-Entwicklung ist der Aufwand für die Verifikation immer noch bestimmend für den gesamten Entwurfsprozess. Wiederverwendbarkeit und Flexibilität sind deshalb aus ökonomischer Sicht unabdingbar. Es wird eine SystemC-Verifikationsumgebung vorgestellt, die sich besonders für paketverarbeitende Hardware und Systeme eignet. Der Fokus liegt dabei auf Wiederverwendbarkeit und leichte Portierbarkeit auf zukünftig zu verifizierende Designs. Weiterhin bietet dieses Framework die Möglichkeit, nicht nur textuelle Hardwarebeschreibungen während der verschiedenen Entwurfsschritte eines Designs zu verifizieren, sondern das Design auch zusätzlich auf der Zielplattform den gleichen Testfällen zu unterziehen, zum Beispiel auf einem Entwicklungsboard.